新型デジタル発振器を開発 ―電圧サブサンプリングにより低消費電力、低ジッタ実現―

概要

東京工業大学大学院理工学研究科の松澤昭教授と岡田健一准教授らの研究グループは、アナログデジタル変換器（ADC）^[用語1]を用いた新方式のデジタルクロック生成器の開発に成功した。従来のデジタルPLL^[用語2]に比べ、低消費電力かつ低ジッタ^[用語3]で動作することを確認した。

位相同期を電圧差の検出によって行うという新たな発想に基づき、発振器出力を直接、標本化する電圧サブサンプリング技術により実現した。従来のデジタルPLLは位相同期のために時間差検出による帰還（フィードバック）制御を行っていたが、時間差検出の分解能を高くできないことが課題だった。新技術はこの課題を解決する成果である。

最小配線半ピッチ65nm（ナノメートル）のシリコンCMOSプロセスで試作した新型デジタルPLLは、2.2GHz（ギガヘルツ、1Gは10億）のクロックを生成可能であり、クロックの揺れが発振周期の0.08%と非常に良好なジッタ特性を達成した。消費電力は4.2mWと低い。この技術が実用化されれば、身のまわりのあらゆる電子機器に超小型バッテリーレスセンサーを組み込むことが可能となる。

研究成果は22日から米国サンフランシスコで開かれた「ISSCC （国際固体回路国際会議）」で、25日に発表された。

研究の背景・意義

クロック生成回路は、あらゆる電子機器に必要な基盤要素回路であり、低ジッタかつ低消費電力であることが求められる。デジタル回路用のクロックのほか、無線通信・有線通信やデータコンバータ用のクロックとして用いられる。クロック生成には、通常、位相同期回路（PLL : Phase-Locked Loop）を用いる。従来のアナログ方式のPLLでは、フィルタの面積が大きいことが問題であり、この問題を解決するため、近年、デジタルフィルタを用いるデジタルPLLが盛んに研究されている。

デジタルフィルタにすることで、フィルタ部分の面積が小さくでき、所望周波数に達するまでのロック時間を短くすることができる。デジタルPLLでは、発振器の出力を分周した信号と基準信号との時間差を検出する時間差デジタル変換器（TDC : Time-to-Digital Converter）^[用語4]を用いる。

帰還ループをデジタル化することで、柔軟かつ堅牢な制御が可能である一方で、TDCの時間分解能があまり高くできないことが原因でジッタが劣化するのが問題点である。TDCの時間分解能が荒いと、帯域内位相雑音^[用語5]が劣化し、結果として、ジッタが大きくなる。

研究成果

松澤教授と岡田准教授らはTDCの代わりに、ADC（Analog-to-Digital Converter）を用いることで解決を試みた。時間差を検出するよりも、電圧差の方が高精度で検出できることに基づく回路構成である。つまり、従来のデジタルPLLではTDCを用いていたが、新規デジタルPLLではADCを用いることにより、低ジッタかつ低消費電力な特性を可能とした（図1）。分周器を用いない電圧サブサンプリングにより実現した。

（a）TDCによるPLL（従来型）

（b）ADCによるPLL（提案型）

図1. デジタルPLLの校正

特徴：デジタル型位相同期回路（PLL）において、従来は時間デジタル変換器（TDC : Time-to-Digital Converter）が用いられていたが、提案型ではアナログデジタル変換器（ADC : Analog-to-Digital Converter）を用いることにより、非常に良好なジッタ特性の実現が可能である。

時間軸処理に対する電圧軸処理の利点は、（1）容量により電圧値をサンプリングできる、（2）正確に線形な電圧増幅ができる、（3）ジッタを減らすのに、余分な電力が不要、（4）ばらつきや電源電圧・温度変化などにより基準電圧範囲が変動しない、（5）抵抗ラダー（抵抗をはしご形に接続した回路）などにより容易に中間の電圧値を生成できることである。

これらの特徴により、電圧差による位相検出の方が、より高分解能かつ低消費電力な特性を実現できる（表1）。デジタルPLLにこのADCによる位相検出器を用いれば、非常に低い帯域内位相雑音かつ低ジッタ特性の実現が可能となる。消費電力も低くできる。

表1. TDC型デジタルPLL（従来）とADC型デジタルPLL（本技術）の特徴比較

特徴：位相比較器としてADC型では高い分解能および線形性を実現でき、PLLとして非常に低い帯域内位相雑音かつ低ジッタ特性の実現が可能。消費電力も低い。

ADCを用いた新規デジタルPLLを、最小配線半ピッチ65nm（ナノメートル）のシリコンCMOSプロセスで試作した。図2にチップ写真を示す。表2にTDC型のデジタルPLLとの比較を示す。本開発品は、4.2mWの消費電力を用い、2.2GHzの周波数で発振する。帯域内位相雑音は-112dBc/Hzと非常に良好であり、クロックの揺れを表すジッタ特性は、RMS値で380fsであり、発振周期に対して0.08%と、非常に良好である。ジッタを消費電力で正規化したPLL FoM^[用語6]特性において非常に良好な特性を実現した（低いほど良好）。

図2. チップ写真

特徴：CMOS 65nmプロセスにより製造した。

表2. 従来のTDC型PLLとの性能比較

特徴：ADC型は位相分解能が高く、帯域内位相雑音を低減できるため、低ジッタ特性を実現できる。消費電力も低い。 ジッタを消費電力で正規化したPLL FoM特性において非常に良好な特性を実現した（低いほど良好）。

今後の展開

松澤教授と岡田准教授らが開発したADC型PLLは、従来、不可能であった低消費電力かつ低ジッタ特性を同時に達成するものである。無線機の小型・低消費電力化、マイクロプロセッサや専用LSIの大幅な低消費電力化・高速化・小型低価格化に威力を発揮する技術といえる。超小型バッテリーレスセンサーなどあらゆる機器に組み込むことが期待される。

発表予定

この成果は、2月22日～26日にサンフランシスコで開催された「2015 IEEE International Solid-State Circuits Conference（ISSCC 2015）: 2015年IEEE 国際固体回路国際会議」のセッション「Session 25 ? RF Frequency Generation from GHz to THz」で発表された。講演タイトルは「A 2.2GHz -242dB-FOM 4.2mW ADC-PLL Using Digital Sub-Sampling Architecture（ADCを用いたサブサンプリングPLL）」である。現地時間2月25日午後2時から発表された。